Fitter report for openmips_min_sopc Thu Jul 31 16:52:51 2014 Quartus II Version 10.1 Build 197 01/19/2011 Service Pack 1 SJ Full Version --------------------- ; Table of Contents ; --------------------- 1. Legal Notice 2. Fitter Summary 3. Fitter Settings 4. Parallel Compilation 5. Ignored Assignments 6. Incremental Compilation Preservation Summary 7. Incremental Compilation Partition Settings 8. Incremental Compilation Placement Preservation 9. Pin-Out File 10. Fitter Resource Usage Summary 11. Fitter Partition Statistics 12. Input Pins 13. Output Pins 14. Bidir Pins 15. I/O Bank Usage 16. All Package Pins 17. Output Pin Default Load For Reported TCO 18. Fitter Resource Utilization by Entity 19. Delay Chain Summary 20. Pad To Core Delay Chain Fanout 21. Control Signals 22. Global & Other Fast Signals 23. Non-Global High Fan-Out Signals 24. Fitter RAM Summary 25. Fitter DSP Block Usage Summary 26. DSP Block Details 27. Interconnect Usage Summary 28. LAB Logic Elements 29. LAB-wide Signals 30. LAB Signals Sourced 31. LAB Signals Sourced Out 32. LAB Distinct Inputs 33. Fitter Device Options 34. Operating Settings and Conditions 35. Estimated Delay Added for Hold Timing Summary 36. Estimated Delay Added for Hold Timing Details 37. Fitter Messages 38. Fitter Suppressed Messages ---------------- ; Legal Notice ; ---------------- Copyright (C) 1991-2011 Altera Corporation Your use of Altera Corporation's design tools, logic functions and other software and tools, and its AMPP partner logic functions, and any output files from any of the foregoing (including device programming or simulation files), and any associated documentation or information are expressly subject to the terms and conditions of the Altera Program License Subscription Agreement, Altera MegaCore Function License Agreement, or other applicable license agreement, including, without limitation, that your use is for the sole purpose of programming logic devices manufactured by Altera and sold by Altera or its authorized distributors. Please refer to the applicable agreement for further details. +-------------------------------------------------------------------------------------+ ; Fitter Summary ; +------------------------------------+------------------------------------------------+ ; Fitter Status ; Successful - Thu Jul 31 16:52:51 2014 ; ; Quartus II Version ; 10.1 Build 197 01/19/2011 SP 1 SJ Full Version ; ; Revision Name ; openmips_min_sopc ; ; Top-level Entity Name ; openmips_min_sopc ; ; Family ; Cyclone II ; ; Device ; EP2C35F672C6 ; ; Timing Models ; Final ; ; Total logic elements ; 10,861 / 33,216 ( 33 % ) ; ; Total combinational functions ; 10,302 / 33,216 ( 31 % ) ; ; Dedicated logic registers ; 4,363 / 33,216 ( 13 % ) ; ; Total registers ; 4363 ; ; Total pins ; 125 / 475 ( 26 % ) ; ; Total virtual pins ; 0 ; ; Total memory bits ; 256 / 483,840 ( < 1 % ) ; ; Embedded Multiplier 9-bit elements ; 8 / 70 ( 11 % ) ; ; Total PLLs ; 0 / 4 ( 0 % ) ; +------------------------------------+------------------------------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Settings ; +----------------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Option ; Setting ; Default Value ; +----------------------------------------------------------------------------+--------------------------------+--------------------------------+ ; Device ; EP2C35F672C6 ; ; ; Minimum Core Junction Temperature ; 0 ; ; ; Maximum Core Junction Temperature ; 85 ; ; ; Fit Attempts to Skip ; 0 ; 0.0 ; ; Device I/O Standard ; 3.3-V LVTTL ; ; ; Use smart compilation ; Off ; Off ; ; Enable parallel Assembler and TimeQuest Timing Analyzer during compilation ; On ; On ; ; Enable compact report table ; Off ; Off ; ; Use TimeQuest Timing Analyzer ; Off ; Off ; ; Auto Merge PLLs ; On ; On ; ; Ignore PLL Mode When Merging PLLs ; Off ; Off ; ; Router Timing Optimization Level ; Normal ; Normal ; ; Placement Effort Multiplier ; 1.0 ; 1.0 ; ; Router Effort Multiplier ; 1.0 ; 1.0 ; ; Always Enable Input Buffers ; Off ; Off ; ; Optimize Hold Timing ; IO Paths and Minimum TPD Paths ; IO Paths and Minimum TPD Paths ; ; Optimize Multi-Corner Timing ; Off ; Off ; ; PowerPlay Power Optimization ; Normal compilation ; Normal compilation ; ; Optimize Timing ; Normal compilation ; Normal compilation ; ; Optimize Timing for ECOs ; Off ; Off ; ; Regenerate full fit report during ECO compiles ; Off ; Off ; ; Optimize IOC Register Placement for Timing ; Normal ; Normal ; ; Limit to One Fitting Attempt ; Off ; Off ; ; Final Placement Optimizations ; Automatically ; Automatically ; ; Fitter Aggressive Routability Optimizations ; Automatically ; Automatically ; ; Fitter Initial Placement Seed ; 1 ; 1 ; ; PCI I/O ; Off ; Off ; ; Weak Pull-Up Resistor ; Off ; Off ; ; Enable Bus-Hold Circuitry ; Off ; Off ; ; Auto Global Memory Control Signals ; Off ; Off ; ; Auto Packed Registers ; Auto ; Auto ; ; Auto Delay Chains ; On ; On ; ; Perform Physical Synthesis for Combinational Logic for Fitting ; Off ; Off ; ; Perform Physical Synthesis for Combinational Logic for Performance ; Off ; Off ; ; Perform Register Duplication for Performance ; Off ; Off ; ; Perform Logic to Memory Mapping for Fitting ; Off ; Off ; ; Perform Register Retiming for Performance ; Off ; Off ; ; Perform Asynchronous Signal Pipelining ; Off ; Off ; ; Fitter Effort ; Auto Fit ; Auto Fit ; ; Physical Synthesis Effort Level ; Normal ; Normal ; ; Auto Global Clock ; On ; On ; ; Auto Global Register Control Signals ; On ; On ; ; Stop After Congestion Map Generation ; Off ; Off ; ; Force Fitter to Avoid Periphery Placement Warnings ; Off ; Off ; +----------------------------------------------------------------------------+--------------------------------+--------------------------------+ +------------------------------------------+ ; Parallel Compilation ; +----------------------------+-------------+ ; Processors ; Number ; +----------------------------+-------------+ ; Number detected on machine ; 2 ; ; Maximum allowed ; 2 ; ; ; ; ; Average used ; 1.18 ; ; Maximum used ; 2 ; ; ; ; ; Usage by Processor ; % Time Used ; ; 1 processor ; 100.0% ; ; 2 processors ; 9.8% ; +----------------------------+-------------+ +----------------------------------------------------------------------------------------------------------+ ; Ignored Assignments ; +-------------+----------------+--------------+----------------+--------------------------+----------------+ ; Name ; Ignored Entity ; Ignored From ; Ignored To ; Ignored Value ; Ignored Source ; +-------------+----------------+--------------+----------------+--------------------------+----------------+ ; Reserve Pin ; ; ; gpio_o[15] ; AS OUTPUT DRIVING GROUND ; QSF Assignment ; ; Reserve Pin ; ; ; gpio_o[23] ; AS OUTPUT DRIVING GROUND ; QSF Assignment ; ; Reserve Pin ; ; ; gpio_o[31] ; AS OUTPUT DRIVING GROUND ; QSF Assignment ; ; Reserve Pin ; ; ; gpio_o[7] ; AS OUTPUT DRIVING GROUND ; QSF Assignment ; ; Reserve Pin ; ; ; sdr_addr_o[12] ; AS OUTPUT DRIVING GROUND ; QSF Assignment ; +-------------+----------------+--------------+----------------+--------------------------+----------------+ +----------------------------------------------+ ; Incremental Compilation Preservation Summary ; +---------------------+------------------------+ ; Type ; Value ; +---------------------+------------------------+ ; Placement (by node) ; ; ; -- Requested ; 0 / 14826 ( 0.00 % ) ; ; -- Achieved ; 0 / 14826 ( 0.00 % ) ; ; ; ; ; Routing (by net) ; ; ; -- Requested ; 0 / 0 ( 0.00 % ) ; ; -- Achieved ; 0 / 0 ( 0.00 % ) ; +---------------------+------------------------+ +----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Incremental Compilation Partition Settings ; +--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ ; Partition Name ; Partition Type ; Netlist Type Used ; Preservation Level Used ; Netlist Type Requested ; Preservation Level Requested ; Contents ; +--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ ; Top ; User-created ; Source File ; N/A ; Source File ; N/A ; ; ; hard_block:auto_generated_inst ; Auto-generated ; Source File ; N/A ; Source File ; N/A ; hard_block:auto_generated_inst ; +--------------------------------+----------------+-------------------+-------------------------+------------------------+------------------------------+--------------------------------+ +------------------------------------------------------------------------------------------------------------+ ; Incremental Compilation Placement Preservation ; +--------------------------------+---------+-------------------+-------------------------+-------------------+ ; Partition Name ; # Nodes ; # Preserved Nodes ; Preservation Level Used ; Netlist Type Used ; +--------------------------------+---------+-------------------+-------------------------+-------------------+ ; Top ; 14823 ; 0 ; N/A ; Source File ; ; hard_block:auto_generated_inst ; 3 ; 0 ; N/A ; Source File ; +--------------------------------+---------+-------------------+-------------------------+-------------------+ +--------------+ ; Pin-Out File ; +--------------+ The pin-out file can be found in G:/openmips_min_sopc/openmips_min_sopc.pin. +------------------------------------------------------------------------+ ; Fitter Resource Usage Summary ; +---------------------------------------------+--------------------------+ ; Resource ; Usage ; +---------------------------------------------+--------------------------+ ; Total logic elements ; 10,861 / 33,216 ( 33 % ) ; ; -- Combinational with no register ; 6498 ; ; -- Register only ; 559 ; ; -- Combinational with a register ; 3804 ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; -- 4 input functions ; 6890 ; ; -- 3 input functions ; 2261 ; ; -- <=2 input functions ; 1151 ; ; -- Register only ; 559 ; ; ; ; ; Logic elements by mode ; ; ; -- normal mode ; 9420 ; ; -- arithmetic mode ; 882 ; ; ; ; ; Total registers* ; 4,363 / 34,593 ( 13 % ) ; ; -- Dedicated logic registers ; 4,363 / 33,216 ( 13 % ) ; ; -- I/O registers ; 0 / 1,377 ( 0 % ) ; ; ; ; ; Total LABs: partially or completely used ; 794 / 2,076 ( 38 % ) ; ; User inserted logic elements ; 0 ; ; Virtual pins ; 0 ; ; I/O pins ; 125 / 475 ( 26 % ) ; ; -- Clock pins ; 8 / 8 ( 100 % ) ; ; Global signals ; 10 ; ; M4Ks ; 2 / 105 ( 2 % ) ; ; Total block memory bits ; 256 / 483,840 ( < 1 % ) ; ; Total block memory implementation bits ; 9,216 / 483,840 ( 2 % ) ; ; Embedded Multiplier 9-bit elements ; 8 / 70 ( 11 % ) ; ; PLLs ; 0 / 4 ( 0 % ) ; ; Global clocks ; 10 / 16 ( 63 % ) ; ; JTAGs ; 0 / 1 ( 0 % ) ; ; ASMI blocks ; 0 / 1 ( 0 % ) ; ; CRC blocks ; 0 / 1 ( 0 % ) ; ; Average interconnect usage (total/H/V) ; 22% / 21% / 24% ; ; Peak interconnect usage (total/H/V) ; 68% / 63% / 73% ; ; Maximum fan-out node ; clk~clkctrl ; ; Maximum fan-out ; 4158 ; ; Highest non-global fan-out signal ; rst ; ; Highest non-global fan-out ; 2472 ; ; Total fan-out ; 50661 ; ; Average fan-out ; 3.37 ; +---------------------------------------------+--------------------------+ * Register count does not include registers inside RAM blocks or DSP blocks. +-------------------------------------------------------------------------------------------------------+ ; Fitter Partition Statistics ; +---------------------------------------------+------------------------+--------------------------------+ ; Statistic ; Top ; hard_block:auto_generated_inst ; +---------------------------------------------+------------------------+--------------------------------+ ; Difficulty Clustering Region ; Low ; Low ; ; ; ; ; ; Total logic elements ; 10861 / 33216 ( 32 % ) ; 0 / 33216 ( 0 % ) ; ; -- Combinational with no register ; 6498 ; 0 ; ; -- Register only ; 559 ; 0 ; ; -- Combinational with a register ; 3804 ; 0 ; ; ; ; ; ; Logic element usage by number of LUT inputs ; ; ; ; -- 4 input functions ; 6890 ; 0 ; ; -- 3 input functions ; 2261 ; 0 ; ; -- <=2 input functions ; 1151 ; 0 ; ; -- Register only ; 559 ; 0 ; ; ; ; ; ; Logic elements by mode ; ; ; ; -- normal mode ; 9420 ; 0 ; ; -- arithmetic mode ; 882 ; 0 ; ; ; ; ; ; Total registers ; 4363 ; 0 ; ; -- Dedicated logic registers ; 4363 / 33216 ( 13 % ) ; 0 / 33216 ( 0 % ) ; ; -- I/O registers ; 0 ; 0 ; ; ; ; ; ; Total LABs: partially or completely used ; 794 / 2076 ( 38 % ) ; 0 / 2076 ( 0 % ) ; ; ; ; ; ; Virtual pins ; 0 ; 0 ; ; I/O pins ; 125 ; 0 ; ; Embedded Multiplier 9-bit elements ; 8 / 70 ( 11 % ) ; 0 / 70 ( 0 % ) ; ; Total memory bits ; 256 ; 0 ; ; Total RAM block bits ; 9216 ; 0 ; ; M4K ; 2 / 105 ( 1 % ) ; 0 / 105 ( 0 % ) ; ; Clock control block ; 10 / 20 ( 50 % ) ; 0 / 20 ( 0 % ) ; ; ; ; ; ; Connections ; ; ; ; -- Input Connections ; 0 ; 0 ; ; -- Registered Input Connections ; 0 ; 0 ; ; -- Output Connections ; 0 ; 0 ; ; -- Registered Output Connections ; 0 ; 0 ; ; ; ; ; ; Internal Connections ; ; ; ; -- Total Connections ; 50805 ; 0 ; ; -- Registered Connections ; 17077 ; 0 ; ; ; ; ; ; External Connections ; ; ; ; -- Top ; 0 ; 0 ; ; -- hard_block:auto_generated_inst ; 0 ; 0 ; ; ; ; ; ; Partition Interface ; ; ; ; -- Input Ports ; 27 ; 0 ; ; -- Output Ports ; 82 ; 0 ; ; -- Bidir Ports ; 16 ; 0 ; ; ; ; ; ; Registered Ports ; ; ; ; -- Registered Input Ports ; 0 ; 0 ; ; -- Registered Output Ports ; 0 ; 0 ; ; ; ; ; ; Port Connectivity ; ; ; ; -- Input Ports driven by GND ; 0 ; 0 ; ; -- Output Ports driven by GND ; 0 ; 0 ; ; -- Input Ports driven by VCC ; 0 ; 0 ; ; -- Output Ports driven by VCC ; 0 ; 0 ; ; -- Input Ports with no Source ; 0 ; 0 ; ; -- Output Ports with no Source ; 0 ; 0 ; ; -- Input Ports with no Fanout ; 0 ; 0 ; ; -- Output Ports with no Fanout ; 0 ; 0 ; +---------------------------------------------+------------------------+--------------------------------+ +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Input Pins ; +-----------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Combinational Fan-Out ; Registered Fan-Out ; Global ; Input Register ; Power Up High ; PCI I/O Enabled ; Bus Hold ; Weak Pull Up ; I/O Standard ; Termination ; Location assigned by ; +-----------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ ; clk ; D13 ; 3 ; 31 ; 36 ; 3 ; 209 ; 0 ; yes ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[0] ; AD19 ; 7 ; 53 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[1] ; AC19 ; 7 ; 53 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[2] ; AF20 ; 7 ; 53 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[3] ; AE20 ; 7 ; 53 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[4] ; AB20 ; 7 ; 55 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[5] ; AC20 ; 7 ; 55 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[6] ; AF21 ; 7 ; 55 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; flash_data_i[7] ; AE21 ; 7 ; 55 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[0] ; N25 ; 5 ; 65 ; 19 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[10] ; N1 ; 2 ; 0 ; 18 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[11] ; P1 ; 1 ; 0 ; 18 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[12] ; P2 ; 1 ; 0 ; 18 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[13] ; T7 ; 1 ; 0 ; 11 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[14] ; U3 ; 1 ; 0 ; 12 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[15] ; U4 ; 1 ; 0 ; 12 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[1] ; N26 ; 5 ; 65 ; 19 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[2] ; P25 ; 6 ; 65 ; 19 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[3] ; AE14 ; 7 ; 33 ; 0 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[4] ; AF14 ; 7 ; 33 ; 0 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[5] ; AD13 ; 8 ; 33 ; 0 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[6] ; AC13 ; 8 ; 33 ; 0 ; 3 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[7] ; C13 ; 3 ; 31 ; 36 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[8] ; B13 ; 4 ; 31 ; 36 ; 0 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; gpio_i[9] ; A13 ; 4 ; 31 ; 36 ; 1 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; rst ; V2 ; 1 ; 0 ; 12 ; 3 ; 2472 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; ; uart_in ; C25 ; 5 ; 65 ; 32 ; 2 ; 1 ; 0 ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; Off ; User ; +-----------------+-------+----------+--------------+--------------+-------------+-----------------------+--------------------+--------+----------------+---------------+-----------------+----------+--------------+--------------+-------------+----------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Output Pins ; +------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+ ; Name ; Pin # ; I/O Bank ; X coordinate ; Y coordinate ; Cell number ; Output Register ; Output Enable Register ; Power Up High ; PCI I/O Enabled ; Open Drain ; TRI Primitive ; Bus Hold ; Weak Pull Up ; I/O Standard ; Current Strength ; Termination ; Location assigned by ; Load ; Output Enable Source ; Output Enable Group ; +------------------+-------+----------+--------------+--------------+-------------+-----------------+------------------------+---------------+-----------------+------------+---------------+----------+--------------+--------------+------------------+-------------+----------------------+------+----------------------+---------------------+ ; flash_addr_o[0] ; AC18 ; 7 ; 48 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[10] ; AE17 ; 7 ; 44 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[11] ; AF17 ; 7 ; 44 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[12] ; W16 ; 7 ; 42 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[13] ; W15 ; 7 ; 42 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[14] ; AC16 ; 7 ; 42 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[15] ; AD16 ; 7 ; 42 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[16] ; AE16 ; 7 ; 40 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[17] ; AC15 ; 7 ; 40 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[18] ; AB15 ; 7 ; 40 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[19] ; AA15 ; 7 ; 40 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[1] ; AB18 ; 7 ; 48 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[20] ; Y15 ; 7 ; 37 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[21] ; Y14 ; 7 ; 37 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[2] ; AE19 ; 7 ; 48 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[3] ; AF19 ; 7 ; 48 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[4] ; AE18 ; 7 ; 46 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[5] ; AF18 ; 7 ; 46 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[6] ; Y16 ; 7 ; 46 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[7] ; AA16 ; 7 ; 46 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[8] ; AD17 ; 7 ; 44 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_addr_o[9] ; AC17 ; 7 ; 44 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_ce_o ; V17 ; 7 ; 50 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_oe_o ; W17 ; 7 ; 50 ; 0 ; 3 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_rst_o ; AA18 ; 7 ; 50 ; 0 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; flash_we_o ; AA17 ; 7 ; 50 ; 0 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; gpio_o[0] ; AF10 ; 8 ; 24 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; gpio_o[10] ; W21 ; 6 ; 65 ; 4 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; gpio_o[11] ; Y22 ; 6 ; 65 ; 4 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; gpio_o[12] ; AA24 ; 6 ; 65 ; 4 ; 0 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; gpio_o[13] ; AA23 ; 6 ; 65 ; 5 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; gpio_o[14] ; AB24 ; 6 ; 65 ; 5 ; 1 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; Off ; User ; 0 pF ; - ; - ; ; gpio_o[15] ; AE6 ; 8 ; 11 ; 0 ; 2 ; no ; no ; no ; no ; no ; no ; no ; Off ; 3.3-V LVTTL ; 24mA ; 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I/O Bank Usage ; +----------+------------------+---------------+--------------+ ; I/O Bank ; Usage ; VCCIO Voltage ; VREF Voltage ; +----------+------------------+---------------+--------------+ ; 1 ; 47 / 64 ( 73 % ) ; 3.3V ; -- ; ; 2 ; 3 / 59 ( 5 % ) ; 3.3V ; -- ; ; 3 ; 2 / 56 ( 4 % ) ; 3.3V ; -- ; ; 4 ; 2 / 58 ( 3 % ) ; 3.3V ; -- ; ; 5 ; 4 / 65 ( 6 % ) ; 3.3V ; -- ; ; 6 ; 23 / 59 ( 39 % ) ; 3.3V ; -- ; ; 7 ; 36 / 58 ( 62 % ) ; 3.3V ; -- ; ; 8 ; 11 / 56 ( 20 % ) ; 3.3V ; -- ; +----------+------------------+---------------+--------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; All Package Pins ; +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; Location ; Pad Number ; I/O Bank ; Pin Name/Usage ; Dir. ; I/O Standard ; Voltage ; I/O Type ; User Assignment ; Bus Hold ; Weak Pull Up ; +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ ; A2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; A3 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; A4 ; 484 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A5 ; 482 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A6 ; 479 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A7 ; 465 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A8 ; 457 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A9 ; 451 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A10 ; 447 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A11 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; A12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; A13 ; 430 ; 4 ; gpio_i[9] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; A14 ; 427 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; A16 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; A17 ; 412 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A18 ; 406 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A19 ; 394 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A20 ; 390 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A21 ; 382 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A22 ; 379 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A23 ; 378 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; A24 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; A25 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AA1 ; 107 ; 1 ; sdr_dq_io[2] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA2 ; 106 ; 1 ; sdr_dq_io[1] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA3 ; 117 ; 1 ; sdr_dq_io[12] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA4 ; 116 ; 1 ; sdr_dq_io[11] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA5 ; 120 ; 1 ; sdr_dq_io[15] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA6 ; 130 ; 1 ; sdr_cke_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA7 ; 129 ; 1 ; sdr_clk_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA8 ; ; ; VCCA_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; AA9 ; 152 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AA10 ; 153 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AA11 ; 155 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AA12 ; 179 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AA13 ; 192 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AA14 ; 194 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AA15 ; 197 ; 7 ; flash_addr_o[19] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA16 ; 209 ; 7 ; flash_addr_o[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA17 ; 219 ; 7 ; flash_we_o ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA18 ; 220 ; 7 ; flash_rst_o ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AA19 ; ; ; VCCA_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; AA20 ; 230 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AA21 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; AA22 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AA23 ; 256 ; 6 ; gpio_o[13] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA24 ; 255 ; 6 ; gpio_o[12] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA25 ; 266 ; 6 ; gpio_o[25] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AA26 ; 267 ; 6 ; gpio_o[26] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB1 ; 115 ; 1 ; sdr_dq_io[10] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB2 ; 114 ; 1 ; sdr_dq_io[9] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB3 ; 126 ; 1 ; sdr_cas_n_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB4 ; 127 ; 1 ; sdr_ras_n_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB5 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB6 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AB8 ; 147 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AB9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB10 ; 154 ; 8 ; gpio_o[7] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; AB11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AB12 ; 171 ; 8 ; gpio_o[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB13 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB14 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB15 ; 198 ; 7 ; flash_addr_o[18] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AB17 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB18 ; 215 ; 7 ; flash_addr_o[1] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AB20 ; 225 ; 7 ; flash_data_i[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AB21 ; 242 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AB22 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AB23 ; 258 ; 6 ; gpio_o[16] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB24 ; 257 ; 6 ; gpio_o[14] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB25 ; 263 ; 6 ; gpio_o[21] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AB26 ; 262 ; 6 ; gpio_o[20] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AC1 ; 119 ; 1 ; sdr_dq_io[14] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AC2 ; 118 ; 1 ; sdr_dq_io[13] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AC3 ; 128 ; 1 ; sdr_cs_n_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AC4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AC5 ; 133 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC6 ; 134 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC7 ; 143 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC8 ; 148 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC9 ; 163 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC10 ; 164 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC11 ; 168 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC12 ; 172 ; 8 ; gpio_o[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC13 ; 185 ; 8 ; gpio_i[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC14 ; 191 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC15 ; 199 ; 7 ; flash_addr_o[17] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC16 ; 202 ; 7 ; flash_addr_o[14] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC17 ; 207 ; 7 ; flash_addr_o[9] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC18 ; 216 ; 7 ; flash_addr_o[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC19 ; 222 ; 7 ; flash_data_i[1] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC20 ; 226 ; 7 ; flash_data_i[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AC21 ; 237 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC22 ; 241 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AC23 ; 245 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; AC24 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; AC25 ; 260 ; 6 ; gpio_o[18] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AC26 ; 261 ; 6 ; gpio_o[19] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AD1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AD2 ; 122 ; 1 ; sdr_dqm_o[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AD3 ; 123 ; 1 ; sdr_we_n_o ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AD4 ; 135 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD5 ; 136 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD6 ; 139 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD7 ; 140 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD8 ; 149 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AD10 ; 167 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD11 ; 173 ; 8 ; gpio_o[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AD12 ; 181 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD13 ; 186 ; 8 ; gpio_i[5] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AD14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AD15 ; 190 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD16 ; 201 ; 7 ; flash_addr_o[15] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AD17 ; 208 ; 7 ; flash_addr_o[8] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AD18 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AD19 ; 221 ; 7 ; flash_data_i[0] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AD20 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AD21 ; 238 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD22 ; 240 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD23 ; 239 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AD24 ; 249 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; AD25 ; 248 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; AD26 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AE1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AE2 ; 124 ; 1 ; sdr_ba_o[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AE3 ; 125 ; 1 ; sdr_ba_o[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; AE4 ; 131 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE5 ; 137 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE6 ; 150 ; 8 ; gpio_o[15] ; output ; 3.3-V LVTTL ; ; Column I/O ; N ; no ; Off ; ; AE7 ; 157 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE8 ; 159 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE9 ; 165 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE10 ; 169 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE11 ; 174 ; 8 ; gpio_o[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE12 ; 182 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE13 ; 183 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE14 ; 188 ; 7 ; gpio_i[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE15 ; 189 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE16 ; 200 ; 7 ; flash_addr_o[16] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE17 ; 206 ; 7 ; flash_addr_o[10] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE18 ; 212 ; 7 ; flash_addr_o[4] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE19 ; 214 ; 7 ; flash_addr_o[2] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE20 ; 224 ; 7 ; flash_data_i[3] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE21 ; 228 ; 7 ; flash_data_i[7] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AE22 ; 236 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE23 ; 244 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AE24 ; 247 ; 6 ; ~LVDS150p/nCEO~ ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ; ; AE25 ; 246 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; AE26 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AF2 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AF3 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AF4 ; 132 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF5 ; 138 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF6 ; 151 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF7 ; 158 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF8 ; 160 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF9 ; 166 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF10 ; 170 ; 8 ; gpio_o[0] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AF11 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AF12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AF13 ; 184 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF14 ; 187 ; 7 ; gpio_i[4] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AF15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; AF16 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AF17 ; 205 ; 7 ; flash_addr_o[11] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AF18 ; 211 ; 7 ; flash_addr_o[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AF19 ; 213 ; 7 ; flash_addr_o[3] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AF20 ; 223 ; 7 ; flash_data_i[2] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AF21 ; 227 ; 7 ; flash_data_i[6] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; AF22 ; 235 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF23 ; 243 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; AF24 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; AF25 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; B1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; B2 ; 2 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; B3 ; 3 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; B4 ; 483 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B5 ; 481 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B6 ; 480 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B7 ; 466 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B8 ; 458 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B9 ; 452 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B10 ; 448 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B11 ; 435 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B12 ; 433 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B13 ; 429 ; 4 ; gpio_i[8] ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; B14 ; 428 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B15 ; 420 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B16 ; 419 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B17 ; 411 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B18 ; 405 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B19 ; 393 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B20 ; 389 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B21 ; 381 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B22 ; 380 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B23 ; 377 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; B24 ; 363 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; B25 ; 362 ; 5 ; uart_out ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; B26 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; C1 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; C2 ; 6 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; C3 ; 7 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; C4 ; 478 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C5 ; 486 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C6 ; 485 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C7 ; 468 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C8 ; 463 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; C9 ; 459 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; 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13 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; D2 ; 12 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; D3 ; 1 ; 2 ; ~nCSO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ; ; D4 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; D5 ; 477 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D6 ; 467 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D7 ; 469 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D8 ; 464 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D9 ; 460 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D10 ; 449 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D11 ; 445 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D12 ; 443 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D13 ; 432 ; 3 ; clk ; input ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; D14 ; 426 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D15 ; 417 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D16 ; 415 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D17 ; 403 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D18 ; 396 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D19 ; 392 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D20 ; 387 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D21 ; 376 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; D22 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; D23 ; 369 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; D24 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; D25 ; 358 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; D26 ; 359 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; E1 ; 20 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; E2 ; 19 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; E3 ; 0 ; 2 ; ~ASDO~ / RESERVED_INPUT_WITH_WEAK_PULLUP ; input ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; On ; ; E4 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; E5 ; 4 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; E6 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; E7 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; E8 ; 474 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; E9 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; 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; ; Row I/O ; ; no ; Off ; ; F3 ; 10 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F4 ; 11 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F5 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; F6 ; 5 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F7 ; 14 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F8 ; ; ; GNDA_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; F9 ; 470 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F10 ; 462 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F11 ; 454 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F12 ; 440 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F13 ; 423 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F14 ; 425 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F15 ; 409 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F16 ; 408 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F17 ; 401 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F18 ; 398 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; F19 ; ; ; GNDA_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; F20 ; 372 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F21 ; 371 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F22 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; F23 ; 353 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F24 ; 354 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F25 ; 350 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; F26 ; 349 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G1 ; 30 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G2 ; 31 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G3 ; 24 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G4 ; 23 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G5 ; 8 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G6 ; 9 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G7 ; ; ; GND_PLL3 ; gnd ; ; ; -- ; ; -- ; -- ; ; G8 ; ; ; VCCA_PLL3 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; G9 ; 471 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G10 ; 461 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G11 ; 446 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G12 ; 439 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G13 ; 422 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G14 ; 424 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G15 ; 410 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G16 ; 407 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G17 ; 402 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G18 ; 397 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; G19 ; ; ; VCCA_PLL2 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; G20 ; ; ; GND_PLL2 ; gnd ; ; ; -- ; ; -- ; -- ; ; G21 ; 368 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G22 ; 367 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G23 ; 346 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G24 ; 345 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G25 ; 343 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; G26 ; 342 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H1 ; 37 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H2 ; 36 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H3 ; 32 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H4 ; 33 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; 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; ; ; Row I/O ; ; no ; Off ; ; H25 ; 337 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; H26 ; 336 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J1 ; 39 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J2 ; 38 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J3 ; 34 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J4 ; 35 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J5 ; 15 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J6 ; 25 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J7 ; 17 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J8 ; 16 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; J9 ; 475 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; J10 ; 438 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; J11 ; 437 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; J12 ; ; 3 ; VCCIO3 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; J13 ; 442 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; J14 ; 441 ; 3 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; J15 ; ; 4 ; VCCIO4 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; J16 ; 385 ; 4 ; GND* ; ; ; ; Column I/O ; ; no ; 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Row I/O ; ; no ; Off ; ; L22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; L23 ; 325 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; L24 ; 324 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; L25 ; 323 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; L26 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M2 ; 56 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M3 ; 55 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M4 ; 53 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M5 ; 54 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M6 ; 58 ; 2 ; #TCK ; input ; ; ; -- ; ; -- ; -- ; ; M7 ; 60 ; 2 ; #TDO ; output ; ; ; -- ; ; -- ; -- ; ; M8 ; 57 ; 2 ; #TDI ; input ; ; ; -- ; ; -- ; -- ; ; M9 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; M16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M17 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; M18 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; M19 ; 317 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M20 ; 316 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M21 ; 314 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M22 ; 319 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M23 ; 318 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M24 ; 313 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M25 ; 312 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; M26 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N1 ; 65 ; 2 ; gpio_i[10] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N2 ; 64 ; 2 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; ; N3 ; 62 ; 2 ; ^DATA0 ; input ; ; ; -- ; ; -- ; -- ; ; N4 ; 63 ; 2 ; ^nCE ; ; ; ; -- ; ; -- ; -- ; ; N5 ; ; 2 ; VCCIO2 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; N6 ; 61 ; 2 ; ^DCLK ; ; ; ; -- ; ; -- ; -- ; ; N7 ; 66 ; 2 ; ^nCONFIG ; ; ; ; -- ; ; -- ; -- ; ; N8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N9 ; 45 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; N10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N17 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; N18 ; 348 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; N19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; N20 ; 315 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; N21 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; N22 ; ; 5 ; VCCIO5 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; N23 ; 311 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; N24 ; 310 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; N25 ; 309 ; 5 ; gpio_i[0] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; N26 ; 308 ; 5 ; gpio_i[1] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P1 ; 68 ; 1 ; gpio_i[11] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P2 ; 67 ; 1 ; gpio_i[12] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P3 ; 69 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P4 ; 70 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P5 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P6 ; 78 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P7 ; 77 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P9 ; 46 ; 2 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; P11 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P16 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P17 ; 293 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P18 ; 347 ; 5 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; P20 ; 301 ; 6 ; ^MSEL0 ; ; ; ; -- ; ; -- ; -- ; ; P21 ; 300 ; 6 ; ^MSEL1 ; ; ; ; -- ; ; -- ; -- ; ; P22 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; P23 ; 305 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P24 ; 304 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; P25 ; 307 ; 6 ; gpio_i[2] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; P26 ; 306 ; 6 ; GND+ ; ; ; ; Row I/O ; ; -- ; -- ; ; R1 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R2 ; 71 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R3 ; 72 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R4 ; 73 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R5 ; 74 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R6 ; 81 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R7 ; 82 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R8 ; 110 ; 1 ; sdr_dq_io[5] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; R9 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; R10 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; R11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; R12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; R17 ; 294 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R18 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; R19 ; 282 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R20 ; 297 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R21 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; R22 ; 298 ; 6 ; ^nSTATUS ; ; ; ; -- ; ; -- ; -- ; ; R23 ; 299 ; 6 ; ^CONF_DONE ; ; ; ; -- ; ; -- ; -- ; ; R24 ; 302 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R25 ; 303 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; R26 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T1 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; T2 ; 79 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T3 ; 80 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T4 ; 83 ; 1 ; gpio_o[31] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ; ; T5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T6 ; 93 ; 1 ; sdr_addr_o[0] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T7 ; 92 ; 1 ; gpio_i[13] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T8 ; 111 ; 1 ; sdr_dq_io[6] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; T9 ; 76 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T10 ; 75 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; T12 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T15 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; T16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; T17 ; 289 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T18 ; 290 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T19 ; 281 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T20 ; 287 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T21 ; 288 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T22 ; 296 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T23 ; 295 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T24 ; 292 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T25 ; 291 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; T26 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; U1 ; 85 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U2 ; 84 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U3 ; 88 ; 1 ; gpio_i[14] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U4 ; 89 ; 1 ; gpio_i[15] ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U5 ; 100 ; 1 ; sdr_addr_o[7] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U6 ; 98 ; 1 ; sdr_addr_o[5] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U7 ; 99 ; 1 ; sdr_addr_o[6] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U8 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; U9 ; 86 ; 1 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U10 ; 87 ; 1 ; sdr_addr_o[12] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ; ; U11 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U12 ; 178 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; U13 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U14 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U15 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; U17 ; 231 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; U18 ; 232 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; U19 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; U20 ; 280 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U21 ; 279 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U22 ; 270 ; 6 ; gpio_o[29] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; U23 ; 284 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U24 ; 283 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U25 ; 285 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; U26 ; 286 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; V1 ; 90 ; 1 ; gpio_o[23] ; output ; 3.3-V LVTTL ; ; Row I/O ; N ; no ; Off ; ; V2 ; 91 ; 1 ; rst ; input ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V3 ; 95 ; 1 ; sdr_addr_o[2] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V4 ; 94 ; 1 ; sdr_addr_o[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V5 ; 104 ; 1 ; sdr_addr_o[11] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V6 ; 105 ; 1 ; sdr_dq_io[0] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V7 ; 112 ; 1 ; sdr_dq_io[7] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V8 ; ; 1 ; VCCIO1 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V9 ; 142 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; V10 ; 141 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; V11 ; 177 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; V12 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V13 ; 176 ; 8 ; gpio_o[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V14 ; 175 ; 8 ; gpio_o[5] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V15 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V16 ; ; ; VCCINT ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; V17 ; 218 ; 7 ; flash_ce_o ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; V18 ; 233 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; V19 ; ; 6 ; VCCIO6 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; V20 ; 251 ; 6 ; gpio_o[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V21 ; 252 ; 6 ; gpio_o[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V22 ; 259 ; 6 ; gpio_o[17] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; V23 ; 275 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; V24 ; 276 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; V25 ; 277 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; V26 ; 278 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; W1 ; 97 ; 1 ; sdr_addr_o[4] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W2 ; 96 ; 1 ; sdr_addr_o[3] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W3 ; 102 ; 1 ; sdr_addr_o[9] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W4 ; 101 ; 1 ; sdr_addr_o[8] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W5 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W6 ; 113 ; 1 ; sdr_dq_io[8] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W7 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; W8 ; 144 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; W9 ; ; 8 ; VCCIO8 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; W10 ; 145 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; W11 ; 161 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; W12 ; 162 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; W13 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W14 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W15 ; 203 ; 7 ; flash_addr_o[13] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W16 ; 204 ; 7 ; flash_addr_o[12] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W17 ; 217 ; 7 ; flash_oe_o ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; W18 ; ; 7 ; VCCIO7 ; power ; ; 3.3V ; -- ; ; -- ; -- ; ; W19 ; 234 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; W20 ; ; ; GND_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; W21 ; 253 ; 6 ; gpio_o[10] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W22 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; W23 ; 272 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; W24 ; 271 ; 6 ; gpio_o[30] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; W25 ; 273 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; W26 ; 274 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; Y1 ; 103 ; 1 ; sdr_addr_o[10] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y2 ; ; ; NC ; ; ; ; -- ; ; -- ; -- ; ; Y3 ; 108 ; 1 ; sdr_dq_io[3] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y4 ; 109 ; 1 ; sdr_dq_io[4] ; bidir ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y5 ; 121 ; 1 ; sdr_dqm_o[1] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y6 ; ; ; GND_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; Y7 ; ; ; VCCD_PLL1 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; Y8 ; ; ; GNDA_PLL1 ; gnd ; ; ; -- ; ; -- ; -- ; ; Y9 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; Y10 ; 146 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; Y11 ; 156 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; Y12 ; 180 ; 8 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; Y13 ; 193 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; Y14 ; 195 ; 7 ; flash_addr_o[21] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y15 ; 196 ; 7 ; flash_addr_o[20] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y16 ; 210 ; 7 ; flash_addr_o[6] ; output ; 3.3-V LVTTL ; ; Column I/O ; Y ; no ; Off ; ; Y17 ; ; ; GND ; gnd ; ; ; -- ; ; -- ; -- ; ; Y18 ; 229 ; 7 ; GND* ; ; ; ; Column I/O ; ; no ; Off ; ; Y19 ; ; ; GNDA_PLL4 ; gnd ; ; ; -- ; ; -- ; -- ; ; Y20 ; ; ; VCCD_PLL4 ; power ; ; 1.2V ; -- ; ; -- ; -- ; ; Y21 ; 250 ; 6 ; GND* ; ; ; ; Row I/O ; ; no ; Off ; ; Y22 ; 254 ; 6 ; gpio_o[11] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y23 ; 265 ; 6 ; gpio_o[24] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y24 ; 264 ; 6 ; gpio_o[22] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y25 ; 269 ; 6 ; gpio_o[28] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; ; Y26 ; 268 ; 6 ; gpio_o[27] ; output ; 3.3-V LVTTL ; ; Row I/O ; Y ; no ; Off ; +----------+------------+----------+------------------------------------------+--------+--------------+---------+------------+-----------------+----------+--------------+ Note: Pin directions (input, output or bidir) are based on device operating in user mode. +-------------------------------------------------------------------------------+ ; Output Pin Default Load For Reported TCO ; +----------------------------------+-------+------------------------------------+ ; I/O Standard ; Load ; Termination Resistance ; +----------------------------------+-------+------------------------------------+ ; 3.3-V LVTTL ; 0 pF ; Not Available ; ; 3.3-V LVCMOS ; 0 pF ; Not Available ; ; 2.5 V ; 0 pF ; Not Available ; ; 1.8 V ; 0 pF ; Not Available ; ; 1.5 V ; 0 pF ; Not Available ; ; 3.3-V PCI ; 10 pF ; 25 Ohm (Parallel) ; ; 3.3-V PCI-X ; 10 pF ; 25 Ohm (Parallel) ; ; SSTL-2 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-2 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-18 Class I ; 0 pF ; 50 Ohm (Parallel), 25 Ohm (Serial) ; ; SSTL-18 Class II ; 0 pF ; 25 Ohm (Parallel), 25 Ohm (Serial) ; ; 1.5-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ; ; 1.5-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ; ; 1.8-V HSTL Class I ; 0 pF ; 50 Ohm (Parallel) ; ; 1.8-V HSTL Class II ; 0 pF ; 25 Ohm (Parallel) ; ; Differential SSTL-2 ; 0 pF ; (See SSTL-2) ; ; Differential 2.5-V SSTL Class II ; 0 pF ; (See SSTL-2 Class II) ; ; Differential 1.8-V SSTL Class I ; 0 pF ; (See 1.8-V SSTL Class I) ; ; Differential 1.8-V SSTL Class II ; 0 pF ; (See 1.8-V SSTL Class II) ; ; Differential 1.5-V HSTL Class I ; 0 pF ; (See 1.5-V HSTL Class I) ; ; Differential 1.5-V HSTL Class II ; 0 pF ; (See 1.5-V HSTL Class II) ; ; Differential 1.8-V HSTL Class I ; 0 pF ; (See 1.8-V HSTL Class I) ; ; Differential 1.8-V HSTL Class II ; 0 pF ; (See 1.8-V HSTL Class II) ; ; LVDS ; 0 pF ; 100 Ohm (Differential) ; ; mini-LVDS ; 0 pF ; 100 Ohm (Differential) ; ; RSDS ; 0 pF ; 100 Ohm (Differential) ; ; Simple RSDS ; 0 pF ; Not Available ; ; Differential LVPECL ; 0 pF ; 100 Ohm (Differential) ; +----------------------------------+-------+------------------------------------+ Note: User assignments will override these defaults. The user specified values are listed in the Output Pins and Bidir Pins tables. +-----------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; Fitter Resource Utilization by Entity ; +-------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+ ; Compilation Hierarchy Node ; Logic Cells ; Dedicated Logic Registers ; I/O Registers ; Memory Bits ; M4Ks ; DSP Elements ; DSP 9x9 ; DSP 18x18 ; Pins ; Virtual Pins ; LUT-Only LCs ; Register-Only LCs ; LUT/Register LCs ; Full Hierarchy Name ; Library Name ; +-------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+ ; |openmips_min_sopc ; 10861 (0) ; 4363 (0) ; 0 (0) ; 256 ; 2 ; 8 ; 0 ; 4 ; 125 ; 0 ; 6498 (0) ; 559 (0) ; 3804 (1) ; |openmips_min_sopc ; ; ; |flash_top:flash_top0| ; 76 (76) ; 59 (59) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 17 (17) ; 0 (0) ; 59 (59) ; |openmips_min_sopc|flash_top:flash_top0 ; ; ; |gpio_top:gpio_top0| ; 359 (359) ; 280 (280) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 78 (78) ; 107 (107) ; 174 (174) ; |openmips_min_sopc|gpio_top:gpio_top0 ; ; ; |openmips:openmips0| ; 7616 (0) ; 2292 (0) ; 0 (0) ; 0 ; 0 ; 8 ; 0 ; 4 ; 0 ; 0 ; 5324 (0) ; 0 (0) ; 2292 (0) ; |openmips_min_sopc|openmips:openmips0 ; ; ; |LLbit_reg:LLbit_reg0| ; 1 (1) ; 1 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 1 (1) ; |openmips_min_sopc|openmips:openmips0|LLbit_reg:LLbit_reg0 ; ; ; |cp0_reg:cp0_reg0| ; 298 (298) ; 141 (141) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 157 (157) ; 0 (0) ; 141 (141) ; |openmips_min_sopc|openmips:openmips0|cp0_reg:cp0_reg0 ; ; ; |ctrl:ctrl0| ; 79 (79) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 79 (79) ; 0 (0) ; 0 (0) ; |openmips_min_sopc|openmips:openmips0|ctrl:ctrl0 ; ; ; |div:div0| ; 466 (466) ; 172 (172) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 294 (294) ; 0 (0) ; 172 (172) ; |openmips_min_sopc|openmips:openmips0|div:div0 ; ; ; |ex:ex0| ; 2487 (2408) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 8 ; 0 ; 4 ; 0 ; 0 ; 2457 (2378) ; 0 (0) ; 30 (30) ; |openmips_min_sopc|openmips:openmips0|ex:ex0 ; ; ; |lpm_mult:Mult0| ; 79 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 8 ; 0 ; 4 ; 0 ; 0 ; 79 (0) ; 0 (0) ; 0 (0) ; |openmips_min_sopc|openmips:openmips0|ex:ex0|lpm_mult:Mult0 ; ; ; |mult_l8t:auto_generated| ; 79 (79) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 8 ; 0 ; 4 ; 0 ; 0 ; 79 (79) ; 0 (0) ; 0 (0) ; |openmips_min_sopc|openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated ; ; ; |ex_mem:ex_mem0| ; 669 (669) ; 315 (315) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 354 (354) ; 0 (0) ; 315 (315) ; |openmips_min_sopc|openmips:openmips0|ex_mem:ex_mem0 ; ; ; |hilo_reg:hilo_reg0| ; 64 (64) ; 64 (64) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 64 (64) ; |openmips_min_sopc|openmips:openmips0|hilo_reg:hilo_reg0 ; ; ; |id:id0| ; 745 (745) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 716 (716) ; 0 (0) ; 29 (29) ; |openmips_min_sopc|openmips:openmips0|id:id0 ; ; ; |id_ex:id_ex0| ; 280 (280) ; 166 (166) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 114 (114) ; 0 (0) ; 166 (166) ; |openmips_min_sopc|openmips:openmips0|id_ex:id_ex0 ; ; ; |if_id:if_id0| ; 64 (64) ; 64 (64) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 64 (64) ; |openmips_min_sopc|openmips:openmips0|if_id:if_id0 ; ; ; |mem:mem0| ; 457 (457) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 456 (456) ; 0 (0) ; 1 (1) ; |openmips_min_sopc|openmips:openmips0|mem:mem0 ; ; ; |mem_wb:mem_wb0| ; 147 (147) ; 143 (143) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 4 (4) ; 0 (0) ; 143 (143) ; |openmips_min_sopc|openmips:openmips0|mem_wb:mem_wb0 ; ; ; |pc_reg:pc_reg0| ; 136 (136) ; 33 (33) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 103 (103) ; 0 (0) ; 33 (33) ; |openmips_min_sopc|openmips:openmips0|pc_reg:pc_reg0 ; ; ; |regfile:regfile1| ; 1393 (1393) ; 1024 (1024) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 369 (369) ; 0 (0) ; 1024 (1024) ; |openmips_min_sopc|openmips:openmips0|regfile:regfile1 ; ; ; |wishbone_bus_if:dwishbone_bus_if| ; 223 (223) ; 103 (103) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 120 (120) ; 0 (0) ; 103 (103) ; |openmips_min_sopc|openmips:openmips0|wishbone_bus_if:dwishbone_bus_if ; ; ; |wishbone_bus_if:iwishbone_bus_if| ; 167 (167) ; 66 (66) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 101 (101) ; 0 (0) ; 66 (66) ; |openmips_min_sopc|openmips:openmips0|wishbone_bus_if:iwishbone_bus_if ; ; ; |sdrc_top:sdrc_top0| ; 1415 (0) ; 998 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 417 (0) ; 321 (0) ; 677 (0) ; |openmips_min_sopc|sdrc_top:sdrc_top0 ; ; ; |sdrc_core:u_sdrc_core| ; 719 (32) ; 418 (32) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 301 (0) ; 93 (32) ; 325 (0) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core ; ; ; |sdrc_bank_ctl:u_bank_ctl| ; 412 (68) ; 231 (11) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 181 (57) ; 61 (0) ; 170 (13) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_bank_ctl:u_bank_ctl ; ; ; |sdrc_bank_fsm:bank0_fsm| ; 107 (107) ; 58 (58) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 30 (30) ; 18 (18) ; 59 (59) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_bank_ctl:u_bank_ctl|sdrc_bank_fsm:bank0_fsm ; ; ; |sdrc_bank_fsm:bank1_fsm| ; 87 (87) ; 54 (54) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 33 (33) ; 14 (14) ; 40 (40) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_bank_ctl:u_bank_ctl|sdrc_bank_fsm:bank1_fsm ; ; ; |sdrc_bank_fsm:bank2_fsm| ; 83 (83) ; 54 (54) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 29 (29) ; 14 (14) ; 40 (40) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_bank_ctl:u_bank_ctl|sdrc_bank_fsm:bank2_fsm ; ; ; |sdrc_bank_fsm:bank3_fsm| ; 86 (86) ; 54 (54) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 32 (32) ; 15 (15) ; 39 (39) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_bank_ctl:u_bank_ctl|sdrc_bank_fsm:bank3_fsm ; ; ; |sdrc_bs_convert:u_bs_convert| ; 21 (21) ; 18 (18) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (3) ; 0 (0) ; 18 (18) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_bs_convert:u_bs_convert ; ; ; |sdrc_req_gen:u_req_gen| ; 27 (27) ; 26 (26) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 26 (26) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_req_gen:u_req_gen ; ; ; |sdrc_xfr_ctl:u_xfr_ctl| ; 230 (230) ; 111 (111) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 116 (116) ; 0 (0) ; 114 (114) ; |openmips_min_sopc|sdrc_top:sdrc_top0|sdrc_core:u_sdrc_core|sdrc_xfr_ctl:u_xfr_ctl ; ; ; |wb2sdrc:u_wb2sdrc| ; 696 (10) ; 580 (1) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 116 (9) ; 228 (0) ; 352 (1) ; |openmips_min_sopc|sdrc_top:sdrc_top0|wb2sdrc:u_wb2sdrc ; ; ; |async_fifo:u_cmdfifo| ; 170 (170) ; 129 (129) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 41 (41) ; 49 (49) ; 80 (80) ; |openmips_min_sopc|sdrc_top:sdrc_top0|wb2sdrc:u_wb2sdrc|async_fifo:u_cmdfifo ; ; ; |async_fifo:u_rddatafifo| ; 163 (163) ; 142 (142) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 21 (21) ; 67 (67) ; 75 (75) ; |openmips_min_sopc|sdrc_top:sdrc_top0|wb2sdrc:u_wb2sdrc|async_fifo:u_rddatafifo ; ; ; |async_fifo:u_wrdatafifo| ; 353 (353) ; 308 (308) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 45 (45) ; 112 (112) ; 196 (196) ; |openmips_min_sopc|sdrc_top:sdrc_top0|wb2sdrc:u_wb2sdrc|async_fifo:u_wrdatafifo ; ; ; |uart_top:uart_top0| ; 773 (0) ; 385 (0) ; 0 (0) ; 256 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 388 (0) ; 29 (0) ; 356 (0) ; |openmips_min_sopc|uart_top:uart_top0 ; ; ; |uart_debug_if:dbg| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |openmips_min_sopc|uart_top:uart_top0|uart_debug_if:dbg ; ; ; |uart_regs:regs| ; 622 (214) ; 307 (111) ; 0 (0) ; 256 ; 2 ; 0 ; 0 ; 0 ; 0 ; 0 ; 315 (106) ; 28 (1) ; 279 (134) ; |openmips_min_sopc|uart_top:uart_top0|uart_regs:regs ; ; ; |uart_receiver:receiver| ; 306 (125) ; 137 (54) ; 0 (0) ; 128 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 166 (71) ; 18 (0) ; 122 (54) ; |openmips_min_sopc|uart_top:uart_top0|uart_regs:regs|uart_receiver:receiver ; ; ; |uart_rfifo:fifo_rx| ; 182 (159) ; 83 (62) ; 0 (0) ; 128 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 95 (94) ; 18 (12) ; 69 (53) ; |openmips_min_sopc|uart_top:uart_top0|uart_regs:regs|uart_receiver:receiver|uart_rfifo:fifo_rx ; ; ; |raminfr:rfifo| ; 23 (23) ; 21 (21) ; 0 (0) ; 128 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 6 (6) ; 16 (16) ; |openmips_min_sopc|uart_top:uart_top0|uart_regs:regs|uart_receiver:receiver|uart_rfifo:fifo_rx|raminfr:rfifo ; ; ; |altsyncram:ram_rtl_1| ; 0 (0) ; 0 (0) ; 0 (0) ; 128 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |openmips_min_sopc|uart_top:uart_top0|uart_regs:regs|uart_receiver:receiver|uart_rfifo:fifo_rx|raminfr:rfifo|altsyncram:ram_rtl_1 ; ; ; |altsyncram_c5c1:auto_generated| ; 0 (0) ; 0 (0) ; 0 (0) ; 128 ; 1 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 0 (0) ; |openmips_min_sopc|uart_top:uart_top0|uart_regs:regs|uart_receiver:receiver|uart_rfifo:fifo_rx|raminfr:rfifo|altsyncram:ram_rtl_1|altsyncram_c5c1:auto_generated ; ; ; |uart_sync_flops:i_uart_sync_flops| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; |openmips_min_sopc|uart_top:uart_top0|uart_regs:regs|uart_sync_flops:i_uart_sync_flops ; ; ; |uart_transmitter:transmitter| ; 100 (55) ; 57 (22) ; 0 (0) ; 128 ; 1 ; 0 ; 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; ; |wb_conmax_arb:arb1| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; |openmips_min_sopc|wb_conmax_top:wb_conmax_top0|wb_conmax_slave_if:s3|wb_conmax_msel:msel|wb_conmax_arb:arb1 ; ; ; |wb_conmax_arb:arb2| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; |openmips_min_sopc|wb_conmax_top:wb_conmax_top0|wb_conmax_slave_if:s3|wb_conmax_msel:msel|wb_conmax_arb:arb2 ; ; ; |wb_conmax_arb:arb3| ; 2 (2) ; 2 (2) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 (0) ; 0 (0) ; 2 (2) ; |openmips_min_sopc|wb_conmax_top:wb_conmax_top0|wb_conmax_slave_if:s3|wb_conmax_msel:msel|wb_conmax_arb:arb3 ; ; ; |wb_conmax_pri_enc:pri_enc| ; 4 (0) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 3 (0) ; 0 (0) ; 1 (0) ; |openmips_min_sopc|wb_conmax_top:wb_conmax_top0|wb_conmax_slave_if:s3|wb_conmax_msel:msel|wb_conmax_pri_enc:pri_enc ; ; ; |wb_conmax_pri_dec:pd0| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 2 (2) ; 0 (0) ; 0 (0) ; |openmips_min_sopc|wb_conmax_top:wb_conmax_top0|wb_conmax_slave_if:s3|wb_conmax_msel:msel|wb_conmax_pri_enc:pri_enc|wb_conmax_pri_dec:pd0 ; ; ; |wb_conmax_pri_dec:pd1| ; 2 (2) ; 0 (0) ; 0 (0) ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 0 ; 1 (1) ; 0 (0) ; 1 (1) ; |openmips_min_sopc|wb_conmax_top:wb_conmax_top0|wb_conmax_slave_if:s3|wb_conmax_msel:msel|wb_conmax_pri_enc:pri_enc|wb_conmax_pri_dec:pd1 ; ; +-------------------------------------------------------+-------------+---------------------------+---------------+-------------+------+--------------+---------+-----------+------+--------------+--------------+-------------------+------------------+------------------------------------------------------------------------------------------------------------------------------------------------------------------------+--------------+ Note: For table entries with two numbers listed, the numbers in parentheses indicate the number of resources of the given type used by the specific entity alone. The numbers listed outside of parentheses indicate the total resources of the given type used by the specific entity and all of its sub-entities in the hierarchy. +-------------------------------------------------------------------------------------------+ ; Delay Chain Summary ; +------------------+----------+---------------+---------------+-----------------------+-----+ ; Name ; Pin Type ; Pad to Core 0 ; Pad to Core 1 ; Pad to Input Register ; TCO ; +------------------+----------+---------------+---------------+-----------------------+-----+ ; sdr_dq_io[0] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[1] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[2] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[3] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[4] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[5] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[6] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[7] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[8] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[9] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[10] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[11] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[12] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[13] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[14] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; sdr_dq_io[15] ; Bidir ; (6) 4075 ps ; (6) 4075 ps ; -- ; -- ; ; uart_out ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[0] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[1] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[2] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[3] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[4] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[5] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[6] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[7] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[8] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[9] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[10] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[11] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[12] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[13] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[14] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[15] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[16] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[17] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[18] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[19] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[20] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[21] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[22] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[23] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[24] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[25] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[26] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[27] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[28] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[29] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[30] ; Output ; -- ; -- ; -- ; -- ; ; gpio_o[31] ; Output ; -- ; -- ; -- ; -- ; ; flash_addr_o[0] ; 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Fitter RAM Summary ; +----------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+-------------+ ; Name ; Type ; Mode ; Clock Mode ; Port A Depth ; Port A Width ; Port B Depth ; Port B Width ; Port A Input Registers ; Port A Output Registers ; Port B Input Registers ; Port B Output Registers ; Size ; Implementation Port A Depth ; Implementation Port A Width ; Implementation Port B Depth ; Implementation Port B Width ; Implementation Bits ; M4Ks ; MIF ; Location ; +----------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+-------------+ ; uart_top:uart_top0|uart_regs:regs|uart_receiver:receiver|uart_rfifo:fifo_rx|raminfr:rfifo|altsyncram:ram_rtl_1|altsyncram_c5c1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 16 ; 8 ; 16 ; 8 ; yes ; no ; yes ; no ; 128 ; 16 ; 8 ; 16 ; 8 ; 128 ; 1 ; None ; M4K_X13_Y13 ; ; uart_top:uart_top0|uart_regs:regs|uart_transmitter:transmitter|uart_tfifo:fifo_tx|raminfr:tfifo|altsyncram:ram_rtl_0|altsyncram_c5c1:auto_generated|ALTSYNCRAM ; AUTO ; Simple Dual Port ; Single Clock ; 16 ; 8 ; 16 ; 8 ; yes ; no ; yes ; no ; 128 ; 16 ; 8 ; 16 ; 8 ; 128 ; 1 ; None ; M4K_X13_Y11 ; +----------------------------------------------------------------------------------------------------------------------------------------------------------------+------+------------------+--------------+--------------+--------------+--------------+--------------+------------------------+-------------------------+------------------------+-------------------------+------+-----------------------------+-----------------------------+-----------------------------+-----------------------------+---------------------+------+------+-------------+ Note: Fitter may spread logical memories into multiple blocks to improve timing. The actual required RAM blocks can be found in the Fitter Resource Usage section. +-----------------------------------------------------------------------------------------------+ ; Fitter DSP Block Usage Summary ; +---------------------------------------+-------------+---------------------+-------------------+ ; Statistic ; Number Used ; Available per Block ; Maximum Available ; +---------------------------------------+-------------+---------------------+-------------------+ ; Simple Multipliers (9-bit) ; 0 ; 2 ; 70 ; ; Simple Multipliers (18-bit) ; 4 ; 1 ; 35 ; ; Embedded Multiplier Blocks ; 4 ; -- ; 35 ; ; Embedded Multiplier 9-bit elements ; 8 ; 2 ; 70 ; ; Signed Embedded Multipliers ; 0 ; -- ; -- ; ; Unsigned Embedded Multipliers ; 4 ; -- ; -- ; ; Mixed Sign Embedded Multipliers ; 0 ; -- ; -- ; ; Variable Sign Embedded Multipliers ; 0 ; -- ; -- ; ; Dedicated Input Shift Register Chains ; 0 ; -- ; -- ; +---------------------------------------+-------------+---------------------+-------------------+ +------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------------+ ; DSP Block Details ; +-------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+ ; Name ; Mode ; Location ; Sign Representation ; Has Input Shift Register Chain ; Data A Input Register ; Data B Input Register ; Pipeline Register ; Output Register ; +-------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+ ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|mac_out4 ; Simple Multiplier (18-bit) ; DSPOUT_X39_Y23_N2 ; ; No ; ; ; ; no ; ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|mac_mult3 ; ; DSPMULT_X39_Y23_N0 ; Variable ; ; no ; no ; no ; ; ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|mac_out6 ; Simple Multiplier (18-bit) ; DSPOUT_X39_Y24_N2 ; ; No ; ; ; ; no ; ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|mac_mult5 ; ; DSPMULT_X39_Y24_N0 ; Variable ; ; no ; no ; no ; ; ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|w513w[0] ; Simple Multiplier (18-bit) ; DSPOUT_X39_Y25_N2 ; ; No ; ; ; ; no ; ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|mac_mult1 ; ; DSPMULT_X39_Y25_N0 ; Variable ; ; no ; no ; no ; ; ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|mac_out8 ; Simple Multiplier (18-bit) ; DSPOUT_X39_Y22_N2 ; ; No ; ; ; ; no ; ; openmips:openmips0|ex:ex0|lpm_mult:Mult0|mult_l8t:auto_generated|mac_mult7 ; ; DSPMULT_X39_Y22_N0 ; Variable ; ; no ; no ; no ; ; +-------------------------------------------------------------------------------+----------------------------+--------------------+---------------------+--------------------------------+-----------------------+-----------------------+-------------------+-----------------+ +-------------------------------------------------------+ ; Interconnect Usage Summary ; +----------------------------+--------------------------+ ; Interconnect Resource Type ; Usage ; +----------------------------+--------------------------+ ; Block interconnects ; 18,942 / 94,460 ( 20 % ) ; ; C16 interconnects ; 554 / 3,315 ( 17 % ) ; ; C4 interconnects ; 14,028 / 60,840 ( 23 % ) ; ; Direct links ; 1,955 / 94,460 ( 2 % ) ; ; Global clocks ; 10 / 16 ( 63 % ) ; ; Local interconnects ; 5,452 / 33,216 ( 16 % ) ; ; R24 interconnects ; 554 / 3,091 ( 18 % ) ; ; R4 interconnects ; 16,204 / 81,294 ( 20 % ) ; +----------------------------+--------------------------+ +-----------------------------------------------------------------------------+ ; LAB Logic Elements ; +---------------------------------------------+-------------------------------+ ; Number of Logic Elements (Average = 13.68) ; Number of LABs (Total = 794) ; +---------------------------------------------+-------------------------------+ ; 1 ; 41 ; ; 2 ; 25 ; ; 3 ; 9 ; ; 4 ; 9 ; ; 5 ; 6 ; ; 6 ; 3 ; ; 7 ; 8 ; ; 8 ; 9 ; ; 9 ; 8 ; ; 10 ; 8 ; ; 11 ; 18 ; ; 12 ; 13 ; ; 13 ; 24 ; ; 14 ; 27 ; ; 15 ; 41 ; ; 16 ; 545 ; +---------------------------------------------+-------------------------------+ +--------------------------------------------------------------------+ ; LAB-wide Signals ; +------------------------------------+-------------------------------+ ; LAB-wide Signals (Average = 1.63) ; Number of LABs (Total = 794) ; +------------------------------------+-------------------------------+ ; 1 Async. clear ; 132 ; ; 1 Clock ; 597 ; ; 1 Clock enable ; 163 ; ; 1 Sync. clear ; 105 ; ; 1 Sync. load ; 19 ; ; 2 Clock enables ; 229 ; ; 2 Clocks ; 50 ; +------------------------------------+-------------------------------+ +------------------------------------------------------------------------------+ ; LAB Signals Sourced ; +----------------------------------------------+-------------------------------+ ; Number of Signals Sourced (Average = 18.70) ; Number of LABs (Total = 794) ; +----------------------------------------------+-------------------------------+ ; 0 ; 1 ; ; 1 ; 34 ; ; 2 ; 12 ; ; 3 ; 9 ; ; 4 ; 19 ; ; 5 ; 3 ; ; 6 ; 4 ; ; 7 ; 2 ; ; 8 ; 5 ; ; 9 ; 5 ; ; 10 ; 5 ; ; 11 ; 2 ; ; 12 ; 2 ; ; 13 ; 4 ; ; 14 ; 14 ; ; 15 ; 15 ; ; 16 ; 113 ; ; 17 ; 53 ; ; 18 ; 74 ; ; 19 ; 51 ; ; 20 ; 52 ; ; 21 ; 65 ; ; 22 ; 33 ; ; 23 ; 30 ; ; 24 ; 36 ; ; 25 ; 29 ; ; 26 ; 27 ; ; 27 ; 11 ; ; 28 ; 18 ; ; 29 ; 7 ; ; 30 ; 13 ; ; 31 ; 7 ; ; 32 ; 39 ; +----------------------------------------------+-------------------------------+ +---------------------------------------------------------------------------------+ ; LAB Signals Sourced Out ; +-------------------------------------------------+-------------------------------+ ; Number of Signals Sourced Out (Average = 9.66) ; Number of LABs (Total = 794) ; +-------------------------------------------------+-------------------------------+ ; 0 ; 1 ; ; 1 ; 56 ; ; 2 ; 21 ; ; 3 ; 49 ; ; 4 ; 45 ; ; 5 ; 32 ; ; 6 ; 60 ; ; 7 ; 36 ; ; 8 ; 71 ; ; 9 ; 51 ; ; 10 ; 41 ; ; 11 ; 49 ; ; 12 ; 42 ; ; 13 ; 31 ; ; 14 ; 31 ; ; 15 ; 34 ; ; 16 ; 59 ; ; 17 ; 7 ; ; 18 ; 12 ; ; 19 ; 15 ; ; 20 ; 22 ; ; 21 ; 14 ; ; 22 ; 4 ; ; 23 ; 7 ; ; 24 ; 1 ; ; 25 ; 0 ; ; 26 ; 3 ; +-------------------------------------------------+-------------------------------+ +------------------------------------------------------------------------------+ ; LAB Distinct Inputs ; +----------------------------------------------+-------------------------------+ ; Number of Distinct Inputs (Average = 21.96) ; Number of LABs (Total = 794) ; +----------------------------------------------+-------------------------------+ ; 0 ; 0 ; ; 1 ; 0 ; ; 2 ; 35 ; ; 3 ; 7 ; ; 4 ; 19 ; ; 5 ; 11 ; ; 6 ; 3 ; ; 7 ; 4 ; ; 8 ; 5 ; ; 9 ; 6 ; ; 10 ; 10 ; ; 11 ; 5 ; ; 12 ; 9 ; ; 13 ; 12 ; ; 14 ; 24 ; ; 15 ; 12 ; ; 16 ; 22 ; ; 17 ; 23 ; ; 18 ; 38 ; ; 19 ; 23 ; ; 20 ; 20 ; ; 21 ; 33 ; ; 22 ; 25 ; ; 23 ; 43 ; ; 24 ; 24 ; ; 25 ; 34 ; ; 26 ; 25 ; ; 27 ; 42 ; ; 28 ; 43 ; ; 29 ; 44 ; ; 30 ; 62 ; ; 31 ; 117 ; ; 32 ; 4 ; ; 33 ; 8 ; ; 34 ; 0 ; ; 35 ; 1 ; ; 36 ; 1 ; +----------------------------------------------+-------------------------------+ +-------------------------------------------------------------------------+ ; Fitter Device Options ; +----------------------------------------------+--------------------------+ ; Option ; Setting ; +----------------------------------------------+--------------------------+ ; Enable user-supplied start-up clock (CLKUSR) ; Off ; ; Enable device-wide reset (DEV_CLRn) ; Off ; ; Enable device-wide output enable (DEV_OE) ; Off ; ; Enable INIT_DONE output ; Off ; ; Configuration scheme ; Active Serial ; ; Error detection CRC ; Off ; ; nCEO ; As output driving ground ; ; ASDO,nCSO ; As input tri-stated ; ; Reserve all unused pins ; As output driving ground ; ; Base pin-out file on sameframe device ; Off ; +----------------------------------------------+--------------------------+ +------------------------------------+ ; Operating Settings and Conditions ; +---------------------------+--------+ ; Setting ; Value ; +---------------------------+--------+ ; Nominal Core Voltage ; 1.20 V ; ; Low Junction Temperature ; 0 °C ; ; High Junction Temperature ; 85 °C ; +---------------------------+--------+ +--------------------------------------------------------------------------------------------------------------------------------------+ ; Estimated Delay Added for Hold Timing Summary ; +-----------------+------------------------------------------------------------------------------------------------+-------------------+ ; Source Clock(s) ; Destination Clock(s) ; Delay Added in ns ; +-----------------+------------------------------------------------------------------------------------------------+-------------------+ ; clk ; clk ; 14.667 ; ; clk ; openmips:openmips0|ex_mem:ex_mem0|cnt_o[1],clk,openmips:openmips0|id_ex:id_ex0|ex_aluop[0] ; 37.327 ; ; clk ; openmips:openmips0|ex_mem:ex_mem0|cnt_o[1],rst,clk,openmips:openmips0|id_ex:id_ex0|ex_aluop[0] ; 50.249 ; +-----------------+------------------------------------------------------------------------------------------------+-------------------+ Note: For more information on problematic transfers, consider running the Fitter again with the Optimize hold timing option (Settings Menu) turned off. This will disable optimization of problematic paths and expose them for further analysis using either the TimeQuest Timing Analyzer or the Classic Timing Analyzer. +----------------------------------------------------------------------------------------------------------+ ; Estimated Delay Added for Hold Timing Details ; +-----------------+--------------------------------------------------------------------+-------------------+ ; Source Register ; Destination Register ; Delay Added in ns ; +-----------------+--------------------------------------------------------------------+-------------------+ ; rst ; openmips:openmips0|id:id0|reg2_o[22] ; 4.360 ; ; rst ; openmips:openmips0|id:id0|reg2_o[23] ; 4.360 ; ; rst ; openmips:openmips0|id:id0|reg2_o[30] ; 4.213 ; ; rst ; openmips:openmips0|id:id0|reg2_o[31] ; 4.213 ; ; rst ; openmips:openmips0|id:id0|reg2_o[28] ; 4.155 ; ; rst ; openmips:openmips0|id:id0|reg2_o[29] ; 4.155 ; ; rst ; openmips:openmips0|id:id0|reg2_o[16] ; 4.134 ; ; rst ; openmips:openmips0|id:id0|reg2_o[17] ; 4.134 ; ; rst ; openmips:openmips0|id:id0|reg2_o[18] ; 4.134 ; ; rst ; openmips:openmips0|id:id0|reg2_o[19] ; 4.134 ; ; rst ; openmips:openmips0|id:id0|reg2_o[8] ; 4.133 ; ; rst ; openmips:openmips0|id:id0|reg2_o[10] ; 4.133 ; ; rst ; openmips:openmips0|id:id0|reg2_o[11] ; 4.133 ; ; rst ; openmips:openmips0|id:id0|reg2_o[20] ; 4.133 ; ; rst ; openmips:openmips0|id:id0|reg2_o[21] ; 4.133 ; ; rst ; openmips:openmips0|id:id0|reg2_o[6] ; 4.132 ; ; rst ; openmips:openmips0|id:id0|reg2_o[9] ; 4.132 ; ; rst ; openmips:openmips0|id:id0|reg2_o[7] ; 4.099 ; ; rst ; openmips:openmips0|id:id0|reg2_o[26] ; 4.099 ; ; rst ; openmips:openmips0|id:id0|reg2_o[27] ; 4.099 ; ; rst ; openmips:openmips0|id:id0|reg2_o[12] ; 4.093 ; ; rst ; openmips:openmips0|id:id0|reg2_o[13] ; 4.093 ; ; rst ; openmips:openmips0|id:id0|reg2_o[14] ; 4.093 ; ; rst ; openmips:openmips0|id:id0|reg2_o[15] ; 4.093 ; ; rst ; openmips:openmips0|id:id0|reg2_o[3] ; 4.038 ; ; rst ; openmips:openmips0|id:id0|reg2_o[4] ; 4.038 ; ; rst ; openmips:openmips0|id:id0|reg2_o[24] ; 4.025 ; ; rst ; openmips:openmips0|id:id0|reg2_o[25] ; 4.025 ; ; rst ; openmips:openmips0|id:id0|reg2_o[0] ; 3.912 ; ; rst ; openmips:openmips0|id:id0|reg2_o[1] ; 3.912 ; ; rst ; openmips:openmips0|id:id0|reg2_o[2] ; 3.912 ; ; rst ; openmips:openmips0|id:id0|reg2_o[5] ; 3.912 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[56] ; 3.782 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[41] ; 3.782 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[20] ; 3.726 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[37] ; 3.713 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[43] ; 3.708 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[12] ; 3.704 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[28] ; 3.704 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[20] ; 3.685 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[22] ; 3.685 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[40] ; 3.680 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[52] ; 3.672 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[50] ; 3.672 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[34] ; 3.672 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[0] ; 3.645 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[60] ; 3.645 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[54] ; 3.645 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[48] ; 3.645 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[16] ; 3.638 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[4] ; 3.636 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[3] ; 3.636 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[44] ; 3.633 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[35] ; 3.631 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[55] ; 3.592 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[15] ; 3.583 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[5] ; 3.583 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[21] ; 3.583 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[29] ; 3.583 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[6] ; 3.580 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[19] ; 3.579 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[27] ; 3.579 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[7] ; 3.578 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[1] ; 3.578 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[9] ; 3.578 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[16] ; 3.578 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[8] ; 3.578 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[24] ; 3.578 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[31] ; 3.571 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[23] ; 3.571 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[17] ; 3.571 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[9] ; 3.566 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[10] ; 3.566 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[22] ; 3.566 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[0] ; 3.559 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[1] ; 3.559 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[2] ; 3.523 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[13] ; 3.513 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[14] ; 3.512 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[30] ; 3.512 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[5] ; 3.506 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[6] ; 3.506 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[8] ; 3.506 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[12] ; 3.502 ; ; rst ; openmips:openmips0|ex:ex0|hilo_temp_o[32] ; 3.501 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[18] ; 3.500 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[26] ; 3.500 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[25] ; 3.488 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[26] ; 3.488 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[27] ; 3.488 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[23] ; 3.488 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[2] ; 3.487 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[25] ; 3.483 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[20] ; 3.479 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[24] ; 3.478 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[3] ; 3.452 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[11] ; 3.452 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[10] ; 3.452 ; ; rst ; openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|cpu_data_o[4] ; 3.452 ; ; rst ; openmips:openmips0|ctrl:ctrl0|new_pc[4] ; 3.443 ; +-----------------+--------------------------------------------------------------------+-------------------+ +-----------------+ ; Fitter Messages ; +-----------------+ Info: ******************************************************************* Info: Running Quartus II Fitter Info: Version 10.1 Build 197 01/19/2011 Service Pack 1 SJ Full Version Info: Processing started: Thu Jul 31 16:50:23 2014 Info: Command: quartus_fit --read_settings_files=off --write_settings_files=off openmips_min_sopc -c openmips_min_sopc Info: Parallel compilation is enabled and will use 2 of the 2 processors detected Info: Selected device EP2C35F672C6 for design "openmips_min_sopc" Info: Low junction temperature is 0 degrees C Info: High junction temperature is 85 degrees C Info: Fitter is performing an Auto Fit compilation, which may decrease Fitter effort to reduce compilation time Info: Device migration not selected. If you intend to use device migration later, you may need to change the pin assignments as they may be incompatible with other devices Info: Device EP2C50F672C6 is compatible Info: Device EP2C70F672C6 is compatible Info: Fitter converted 3 user pins into dedicated programming pins Info: Pin ~ASDO~ is reserved at location E3 Info: Pin ~nCSO~ is reserved at location D3 Info: Pin ~LVDS150p/nCEO~ is reserved at location AE24 Warning: Reserve pin assignment ignored because of existing pin with name "gpio_o[15]" Warning: Reserve pin assignment ignored because of existing pin with name "gpio_o[23]" Warning: Reserve pin assignment ignored because of existing pin with name "gpio_o[31]" Warning: Reserve pin assignment ignored because of existing pin with name "gpio_o[7]" Warning: Reserve pin assignment ignored because of existing pin with name "sdr_addr_o[12]" Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements. Critical Warning: No exact pin location assignment(s) for 5 pins of 125 total pins Info: Pin gpio_o[7] not assigned to an exact location on the device Info: Pin gpio_o[15] not assigned to an exact location on the device Info: Pin gpio_o[23] not assigned to an exact location on the device Info: Pin gpio_o[31] not assigned to an exact location on the device Info: Pin sdr_addr_o[12] not assigned to an exact location on the device Info: Timing-driven compilation is using the TimeQuest Timing Analyzer Warning: Timing Analysis is analyzing one or more combinational loops as latches Warning: Node "openmips0|mem0|mem_data_o[2]|combout" is a latch Warning: Node "openmips0|mem0|mem_data_o[3]|combout" is a latch Warning: Node "openmips0|mem0|mem_data_o[0]|combout" is a latch Warning: Node "openmips0|mem0|mem_data_o[1]|combout" is a latch Warning: Node "openmips0|ctrl0|new_pc[29]|combout" is a latch Warning: Node "openmips0|ex0|stallreq_for_madd_msub|combout" is a latch Warning: Node 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"openmips0|ex0|hilo_temp_o[50]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[17]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[49]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[16]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[48]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[0]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[32]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[15]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[47]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[14]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[46]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[10]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[42]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[11]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[43]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[8]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[40]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[9]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[41]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[13]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[45]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[12]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[44]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[7]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[39]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[6]|combout" is a latch Warning: Node "openmips0|ex0|hilo_temp_o[38]|combout" is a latch Critical Warning: Synopsys Design Constraints File file not found: 'openmips_min_sopc.sdc'. A Synopsys Design Constraints File is required by the TimeQuest Timing Analyzer to get proper timing constraints. Without it, the Compiler will not properly optimize the design. Info: No user constrained base clocks found in the design Info: The following timing edges are non-unate. TimeQuest will assume pos-unate behavior for these edges in the clock network. Info: Cell: openmips0|cp0_reg0|Mux0~1 from: datad to: combout Info: Cell: openmips0|cp0_reg0|Selector37~1 from: datac to: combout Info: Cell: openmips0|ctrl0|new_pc[31]~1 from: datab to: combout Info: Cell: openmips0|ctrl0|new_pc[31]~1 from: datad to: combout Info: Cell: openmips0|mem0|Equal6~4 from: datac to: combout Info: Cell: openmips0|mem0|Equal6~4 from: datad to: combout Info: Cell: openmips0|mem0|Equal6~5 from: datac to: combout Info: Cell: openmips0|mem0|Equal6~7 from: datac to: combout Info: Cell: openmips0|mem0|always5~0 from: datad to: combout Info: Cell: openmips0|mem0|always5~1 from: datad to: combout Info: Cell: openmips0|mem0|always5~2 from: datad to: combout Info: Cell: openmips0|mem0|always5~3 from: datad to: combout Info: Cell: openmips0|mem0|excepttype_o[3]~15 from: datad to: combout Info: Timing requirements not specified -- quality metrics such as performance may be sacrificed to reduce compilation time. Info: Automatically promoted node clk (placed in PIN D13 (CLK11, LVDSCLK5p, Input)) Info: Automatically promoted destinations to use location or clock signal Global Clock CLKCTRL_G11 Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|wishbone_we_o Info: Destination node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|wishbone_addr_o[28] Info: Destination node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|wishbone_addr_o[29] Info: Destination node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|wishbone_addr_o[30] Info: Destination node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|wishbone_addr_o[31] Info: Destination node openmips:openmips0|wishbone_bus_if:iwishbone_bus_if|wishbone_cyc_o Info: Destination node openmips:openmips0|wishbone_bus_if:iwishbone_bus_if|wishbone_addr_o[28] Info: Destination node openmips:openmips0|wishbone_bus_if:iwishbone_bus_if|wishbone_addr_o[29] Info: Destination node openmips:openmips0|wishbone_bus_if:iwishbone_bus_if|wishbone_addr_o[30] Info: Destination node openmips:openmips0|wishbone_bus_if:iwishbone_bus_if|wishbone_addr_o[31] Info: Non-global destination nodes limited to 10 nodes Info: Automatically promoted node openmips:openmips0|ex:ex0|Selector300~0 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node openmips:openmips0|ex:ex0|stallreq_for_madd_msub Info: Automatically promoted node openmips:openmips0|ex:ex0|hilo_temp1[18]~4 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Automatically promoted node openmips:openmips0|cp0_reg:cp0_reg0|Mux0~1 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Automatically promoted node openmips:openmips0|ctrl:ctrl0|new_pc[31]~5 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Automatically promoted node openmips:openmips0|id:id0|always1~3 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node openmips:openmips0|id_ex:id_ex0|ex_link_address~0 Info: Destination node openmips:openmips0|ctrl:ctrl0|stall~3 Info: Destination node openmips:openmips0|id_ex:id_ex0|ex_aluop~7 Info: Destination node openmips:openmips0|ctrl:ctrl0|new_pc[31]~2 Info: Automatically promoted node openmips:openmips0|id:id0|always2~4 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node openmips:openmips0|id_ex:id_ex0|ex_link_address~1 Info: Destination node openmips:openmips0|ctrl:ctrl0|stall~3 Info: Destination node openmips:openmips0|id_ex:id_ex0|ex_aluop~7 Info: Destination node openmips:openmips0|ctrl:ctrl0|new_pc[31]~2 Info: Automatically promoted node openmips:openmips0|mem:mem0|Selector49~1 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Following destination nodes may be non-global or may not use global or regional clocks Info: Destination node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|wishbone_we_o~0 Info: Destination node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|rd_buf[26]~52 Info: Automatically promoted node openmips:openmips0|wishbone_bus_if:dwishbone_bus_if|Selector139~0 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Automatically promoted node openmips:openmips0|wishbone_bus_if:iwishbone_bus_if|Selector139~0 Info: Automatically promoted destinations to use location or clock signal Global Clock Info: Starting register packing Info: Finished register packing Extra Info: No registers were packed into other blocks Info: Statistics of I/O pins that need to be placed that use the same VCCIO and VREF, before I/O pin placement Info: Number of I/O pins in group: 5 (unused VREF, 3.3V VCCIO, 0 input, 5 output, 0 bidirectional) Info: I/O standards used: 3.3-V LVTTL. Info: I/O bank details before I/O pin placement Info: Statistics of I/O banks Info: I/O bank number 1 does not use VREF pins and has 3.3V VCCIO pins. 44 total pin(s) used -- 20 pins available Info: I/O bank number 2 does not use VREF pins and has undetermined VCCIO pins. 3 total pin(s) used -- 56 pins available Info: I/O bank number 3 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 54 pins available Info: I/O bank number 4 does not use VREF pins and has undetermined VCCIO pins. 2 total pin(s) used -- 56 pins available Info: I/O bank number 5 does not use VREF pins and has 3.3V VCCIO pins. 4 total pin(s) used -- 61 pins available Info: I/O bank number 6 does not use VREF pins and has 3.3V VCCIO pins. 23 total pin(s) used -- 36 pins available Info: I/O bank number 7 does not use VREF pins and has 3.3V VCCIO pins. 36 total pin(s) used -- 22 pins available Info: I/O bank number 8 does not use VREF pins and has 3.3V VCCIO pins. 9 total pin(s) used -- 47 pins available Info: Fitter preparation operations ending: elapsed time is 00:00:13 Info: Fitter placement preparation operations beginning Info: Fitter placement preparation operations ending: elapsed time is 00:00:06 Info: Fitter placement operations beginning Info: Fitter placement was successful Info: Fitter placement operations ending: elapsed time is 00:00:25 Info: Fitter routing operations beginning Info: 2e+03 ns of routing delay (approximately 2.1% of available device routing delay) added to meet hold timing. Info: Router estimated average interconnect usage is 17% of the available device resources Info: Router estimated peak interconnect usage is 53% of the available device resources in the region that extends from location X33_Y12 to location X43_Y23 Info: Fitter routing operations ending: elapsed time is 00:01:32 Info: The Fitter performed an Auto Fit compilation. Optimizations were skipped to reduce compilation time. Info: Optimizations that may affect the design's routability were skipped Info: Optimizations that may affect the design's timing were skipped Info: Started post-fitting delay annotation Warning: Found 98 output pins without output pin load capacitance assignment Info: Pin "sdr_dq_io[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dq_io[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "uart_out" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[22]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[23]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[24]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[25]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[26]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[27]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[28]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[29]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[30]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "gpio_o[31]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[13]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[14]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[15]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[16]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[17]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[18]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[19]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[20]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_addr_o[21]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_we_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_rst_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_oe_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "flash_ce_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_clk_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_cs_n_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_cke_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_ras_n_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_cas_n_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_we_n_o" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dqm_o[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_dqm_o[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_ba_o[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_ba_o[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[0]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[1]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[2]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[3]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[4]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[5]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[6]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[7]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[8]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[9]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[10]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[11]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Pin "sdr_addr_o[12]" has no specified output pin load capacitance -- assuming default load capacitance of 0 pF for timing analysis Info: Delay annotation completed successfully Info: Design uses memory blocks. Violating setup or hold times of memory block address registers for either read or write operations could cause memory contents to be corrupted. Make sure that all memory block address registers meet the setup and hold time requirements. Warning: Found invalid Fitter assignments. See the Ignored Assignments panel in the Fitter Compilation Report for more information. Warning: The Reserve All Unused Pins setting has not been specified, and will default to 'As output driving ground'. Info: Generated suppressed messages file G:/openmips_min_sopc/openmips_min_sopc.fit.smsg Info: Quartus II Fitter was successful. 0 errors, 373 warnings Info: Peak virtual memory: 396 megabytes Info: Processing ended: Thu Jul 31 16:52:59 2014 Info: Elapsed time: 00:02:36 Info: Total CPU time (on all processors): 00:02:39 +----------------------------+ ; Fitter Suppressed Messages ; +----------------------------+ The suppressed messages can be found in G:/openmips_min_sopc/openmips_min_sopc.fit.smsg.